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Formal Semantics and Proof Techniques for Optimizing VHDL Models - Kothanda Umamageswaran,Sheetanshu L. Pandey,Philip A. Wilsey - cover

LIBRO INGLESE

Formal Semantics and Proof Techniques for Optimizing VHDL Models

Name: Formal Semantics and Proof Techniques for Optimizing VHDL Models
Price: 108.56 EUR
Availability: InStock
Author: Kothanda Umamageswaran
ISBN: 0792383753

di Kothanda Umamageswaran (Autore)

Sheetanshu L. Pandey (Autore)

Philip A. Wilsey (Autore)

Springer, 1998

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Descrizione

Written expressly for hardware designers, this book presents a formal model of VHDL clearly specifying both the static and dynamic semantics of VHDL. It provides a mathematical framework for representing VHDL constructs and shows how those constructs can be formally manipulated to reason about VHDL.

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Dettagli

Autore:

Kothanda Umamageswaran, Sheetanshu L. Pandey, Philip A. Wilsey

Editore:

Springer

Anno:

1998

Rilegatura:

Hardback

Pagine:

158 p.

Testo in English

Dimensioni:

235 x 155 mm

Peso:

970 gr.

EAN:

9780792383758

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